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       了解信號完整性技術(shù)以及如何應(yīng)用于 Xilinx FPGA 和半導(dǎo)體存儲器間的高速接口。本課程將講述高速總線和時鐘設(shè)計，包括傳輸線終端、負(fù)載及抖動。您將采用CAD 工具包實現(xiàn)IBIS 模型仿真。本課程還包括管理PCB 和片上終端相關(guān)內(nèi)容。

        ?? 好具有 Xilinx FPGA 設(shè)計經(jīng)驗(或?qū)W過 FPGA 設(shè)計原理課程)

        ?? 信號完整性問題的領(lǐng)域界定
        ?? IBIS 模型
        ?? 使用合適的傳輸線終端
        ?? 了解負(fù)載對信號傳播的影響
        ?? 減小抖動的影響
        ?? 管理存儲器高速數(shù)據(jù)總線
        ?? 了解選擇 PCB 封裝效應(yīng)
        ?? 片上終端和分立終端的區(qū)別

        Mentor 實驗

        實驗1． 選擇合適的Mentor 仿真器
        實驗2． 信號完整性動手實驗，觀察反射和傳播效應(yīng)
        實驗3． 使用IBIS 仿真器，研究基本的傳輸線效應(yīng)
        實驗4． 使用存儲的仿真信息進(jìn)行功率計算并進(jìn)行附加的時鐘仿真
        實驗5． 觀察傳輸線的耦合效應(yīng)
        實驗6． 演示如何使用EBD 模型處理SDRAM 模塊

        Cadence 實驗

        實驗1． 選擇合適的Cadence 仿真器
        實驗2． 分析一個簡單的時鐘網(wǎng)絡(luò)
        實驗3． 多點時鐘網(wǎng)絡(luò)引起的信號完整性效應(yīng)
        實驗4． 交調(diào)分析
        實驗5． 地址和數(shù)據(jù)分析